越来越多的现场信息出来了，分析下来EDA其实也是这个新定律的核心方向。


韬定律换的是时间这个维度，演讲里那张总纲图（上图），标题写着τ-Scaling Universal and Sustainable Law，中间是一个倒三角，里面从上到下列着四层，分别是器件（Device）、电路（Circuit）、芯片（Chip）、系统（System）。这张图是整套理论的骨架。

τ是物理里的时间常数，落到芯片里就是信号从A点跑到B点需要多久。一颗芯片每秒能做多少次运算，归根结底取决于信号跑多快、跑多远、跑的路上损耗多大。几何缩微是从空间维度找答案，把元件做小，单位面积塞更多。时间缩微是从时间维度找答案，把信号传播的时延压下去，单位时间内完成更多工作。

倒三角那张图的意思是，τ不是单一维度的，是分层叠加的。器件层有器件层的τ可以优化，电路、芯片、系统各有各的τ。整体的τ是这四层共同作用的结果。


这张图是核心，第二张PPT是Circuit Folding（电路折叠），落在四层架构的电路层。这一层的核心技术叫逻辑折叠（LogicFolding）。

逻辑折叠不是3D堆叠，这两个概念经常被混在一起。

3D堆叠是把两颗芯片或多颗芯片堆在一起，用TSV（硅通孔，本质是穿过硅片打的一根根导电小柱子）或者混合键合连接，这部分属于封装层，并且台积电CoWoS、台联电SoIC都有在做。

逻辑折叠是在一颗芯片内部把不同的信号通路、功能模块在垂直方向上分层重组，这属于设计层和电路层。两条路在物理上做的事不一样，但解决的是同一件事，让性能不再只能依赖晶体管本身的缩小。


电路层折叠完，往上一层是Chip Folding（芯片折叠）。这张PPT的副标题写着High Performance Processing Core，意思是高性能处理核心的实践。图上左边是2D Design（传统二维设计），右边是LogicFolding Design（逻辑折叠设计）。


最后一张PPT叫Kirin2026 Practice，是把前面所有理论放到具体产品上的实证。

图上一边是Conventional Design（传统设计），另一边是LogicFolding Design（逻辑折叠设计），下面的对比指标延伸到功耗节省、面积、成本节省等系统级的产品收益。麒麟2026是逻辑折叠技术的首次完整应用，今年秋季会随着新一代麒麟手机面世。

全球半导体业现在另一条主线是先进封装、Chiplet、3D异构集成，台积电CoWoS、Intel Foveros、AMD 3D V-Cache，本质上都是在做同一件事，不再依赖晶体管本身的微缩，转而靠更聪明的集成方式提升系统性能。韬定律是从设计端进入这个方向，先进封装是从制造端进入。两条线最终会汇合。

韬定律是中国在半导体领域第一次提出指导性原则，说明整个行业已经跑出了自己的方法论。这件事比麒麟2026今年秋季发这条新闻本身意义更大。

结论：

逻辑折叠对EDA工具和设计能力的要求会更高。这是设计公司的机会，也是新的护城河。


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